EP 108
用光连接芯片: 硅光子学与AI数据中心的下一个瓶颈
硅光子学与AI基础设施瓶颈开场 00:00
卢正石 今天录制节目时，是2026年7月26日星期日早上。在 ICML Week 期间，我遇到了两位非常有意思的研究者，觉得很值得向大家介绍他们的研究，所以邀请他们参加了今天的节目。一位是在密歇根大学攻读博士的 Junho Park，另一位是在 MIT 攻读博士的 Taehan Kim，还有一位是经常做客我们节目的嘉宾。HyperAccel 的 CTO 李晋源，今天请三位一起来进行这场对谈。
我们在之前的第96期节目中，也聊过 inference token economics，在讨论 token 时，我们提到当前 AI 数据中心存在 compute-bound 和 memory-bound这两大瓶颈，性能也因此受到限制。接下来还打算和李晋源 CTO 一起更深入地探讨 token dynamics。
不过，在讨论 compute-bound 和 memory-bound 时，我们经常提到这些内容。比如说到 NVL72、NVL144，同一机架内用铜线连接，机架之间、数据中心之间，再到互联网，当然都用光互连，我们一直觉得这些都是理所当然的。但在和 Junho、Taehan 交流时，听说可以把这种光互连引入芯片之间，也就是 chip-to-chip，从而把 bandwidth 再提升一个层级，达到跨越数量级的全新水平。听到这些研究时，我觉得特别有意思。
这个领域叫作硅光子学。所以今天请来了这两位年轻研究者，他们也怀抱着创业梦想，请他们来聊聊硅光子学。Junho、Taehan，欢迎二位。
嘉宾介绍与研究背景 01:50
Junho Park 大家好，很高兴见到各位。
卢正石 请二位先简单介绍一下各自的背景，然后再进入今天的主题，好吗？
Junho Park 那我先简单介绍一下自己的经历。本科时，我在 UC Berkeley主修 EECS 和材料工程。学习过程中，我对半导体产生了更浓厚的兴趣，于是很自然地转向了硅光子学，后来我非常喜欢这个领域，也觉得它前景光明，所以进入密歇根大学攻读博士，研究方向就是硅光子学。
Taehan Kim 接下来我也简单介绍一下自己。我本科也在 Berkeley 学计算机。当时我也在那里认识了 Junho，我们成了朋友，我即将去 MIT 攻读博士。本科期间，我做过 AI discovery，也研究过生物学与 AI 的结合，不过这里的瓶颈同样在硬件端。思考这个问题时，有一天凌晨偶然和 Junho 通了电话，找到了两者之间的连接点，于是就这样开始了这项研究。
卢正石 晋源也来说几句吧。
李晋源 大家好。我是 HyperAccel 的 CTO，我叫李晋源。我们是一家专门研发 LLM 推理 AI 芯片的无晶圆厂公司。由于这个市场目前被 NVIDIA 主导，我们也一直密切关注 NVIDIA 的发展路线。现在有 Vera Rubin、NVL72，之后还有 NVL144 这样的方案，尝试在一个机架内放入大量 GPU。其基础就是尽可能用铜线连接更多 GPU。但随着速度不断提升，越来越多人认为铜连接也存在极限。因此，在 AI 半导体领域，大家对光学和硅光子学的关注度非常高，我们对此也非常感兴趣。今天应该能听到很多有意思的内容，所以我非常期待。很高兴见到大家。
卢正石 那我们开始吧？From Memory to Photonics，开始吧。那我们来上一堂 Memory toPhotonics 的课吧？
AI基础设施的三大瓶颈与数据中心规模暴增 04:08
Taehan Kim 接下来讲 Memory to Photonics。首先从动机讲起，从 ML 的角度说明光子学为什么重要，先做一个概述。AI 基础设施主要有三个问题。计算方面，是能算得多快；存储方面，是能以多快的速度读取数据，以及能存储多少数据；第三个应该就是我们今天要介绍的内容，也就是互连通信方面，设备之间的数据传输能有多快。关键就在这里。在我看来，GPU 或TPU 这类计算设备，性能已经相当不错了。归根结底，问题是能否从 HBM把数据快速传输到SRAM 这类设备中。因此，备受关注的FlashAttention 等研究，也在探索如何尽量减少 HBM 和 SRAM 之间的数据移动，快速读取数据，并使用 tiling 等技术，尽量把计算集中在那里，提高处理速度。这方面已经开展了大量研究。这类研究通常称为 I/O-aware 或 memory-awareattention，
而在设备通信方面，随着模型变得极其庞大，也做了大量工程优化。当模型规模变得非常庞大时，一个模型无法装进单个设备，因此要用 model parallel 进行拆分，或者当数据量极其庞大时，就不能让任何一块 GPU 闲置，因此要把数据拆成多个批次，分别放到不同设备上训练，那么，如何将分开训练的结果重新合并起来，相关研究和工程工作似乎正受到广泛关注，而且规模越大，越重要。在扩展或训练大规模模型时，数据传输极其重要。计算固然重要，但数据传输也极其重要。
所以，如果我们进一步从更大的尺度来思考，几年前，或者说十年前，人们关注的是在单个设备、单块 GPU 上能实现多强的计算性能，而随着规模不断扩大，下一代似乎会走向数据中心级别。也就是从本地设备走向分布式环境，乃至规模极其庞大的设施，从单个加速器内部的问题扩展到机架间层面。所以，Zuckerberg 要建设数据中心，并发布了这一消息；OpenAI 也正在建设耗资 30 亿美元的AI 数据中心，其用电规模实在难以想象。感觉已经超出了常识所能理解的水平，相当于整个首尔用电量的 60%，还有报道说，建在 Utah 的数据中心会使周边温度升高 3°F。由于温度变化本身会改变生态系统，所以有人提议把它建在沙漠或海上，甚至还有人提出送到太空。我在这里想强调的是，这个规模已经超出了我们的想象，大概就是这一点。
这个规模确实正扩大到难以置信的程度，因此，要扩展芯片或设备，大致可以从三个轴向来看。刚才提到的 scale up是沿着 Y 轴不断向上堆叠，scale out 则是沿着 X 轴不断增加机架，当然也可以继续向上堆叠。所以可以沿这三个方向扩展。如各位所见，有这样三种方式，而每种方式都有不同的问题和不同的优势。
从Scale Up到Scale Across的三条扩展轴 07:11
Junho Park 再补充一点，scale up、scale out、scale across这三个轴向术语在光子学行业都是很常见的说法。所以说到扩展数据中心，并非笼统地扩展，而是要看采用 scale up、scale out，还是 scale across，因为这决定了指的是机架内部，还是 chip-to-chip，抑或 data center-to-data center，所指的范围会有所不同。
卢正石 那么，up、out 和 across这三个概念，要不要准确解释一下再继续？X、Y、Z 三个轴当然很好理解，但能否请您解释一下up、out 和 across 分别是什么？
Junho Park 先简单介绍一下 scale up。数据中心里有很多机架，每个机架内正如刚才 Jinwon 所说，装有大量 GPU。所谓 scale up，顾名思义，就是把最底层的 GPU一直连接到最顶层的 GPU，并确保它们良好互连。也就是说，它讨论的是在机架内部，GPU-to-GPU 或 chip-to-chip如何实现良好的纵向互连。指的就是这个。
至于 scale out，指的是机架之间的光互连，讨论的是这方面的问题。而 scale across则是 data center-to-data center，也就是尝试将数据中心本身分散部署。因为正如刚才幻灯片里看到的，它的规模几乎相当于 Manhattan，所以有时很难将其作为一个数据中心统一管理。因此就将其分散成多个数据中心，再把这些数据中心相互连接，以这种方式进行扩展，这就是 scale across 的概念。
卢正石 可以按机架、数据中心，再到另一个数据中心这三个层次来理解。
Taehan Kim 所以我们可以由此得出一个结论：如果下一代真的想打造出优秀的模型，前面提到的软件层面优化以及编写硬件感知代码固然重要，但硬件本身能否兼顾这些大规模环境，将成为一个至关重要的瓶颈，这一点似乎不言而喻。所以，我们接下来想谈谈光子学。
铜互连的距离极限与光通信的能源效率 09:55
Junho Park 下面来谈谈硬件瓶颈。Jinwon 在经营 HyperAccel 的过程中刚才也提到，目前 GPU 之间仍然全部使用铜线连接，铜线虽然很便宜，但也有很多局限。请看这里的图表，下方的 X 轴表示互连的长度。从 1 cm 开始，一直到 1 km。在短距离内，铜互连的表现并不差。能效不差，制造成本也很低，非常便宜，但距离达到米级后，能效就会大幅下降。这是和光互连相比而言。相比之下，光通信的每比特能耗基本保持不变。所以基本不受距离影响。因此，无论短距离使用光互连，还是长距离使用光互连，从能效来看，都基本保持不变。这并不是说铜线完全不好。用于短距离互连时，铜线可以非常高效且便宜，但在数据中心的机架间传输中，以及未来机架进一步扩大后，机架之间或机架内部GPU 之间的距离也会达到米级，届时也会开始出现瓶颈。
简单看一下这张图，左图表示信号损耗。它展示了距离变化时，我们传输数据的过程中，信号损耗会如何变化。对于铜线，短距离下几乎没有信号损耗，但随着距离延长至米级，信号损耗会迅速增大。因此数据损失非常严重。也就是说，带宽会非常低。相比之下，光纤几乎没有信号损耗。即使距离变长也是如此。再看右图，Y 轴是距离，X 轴是以 GB/s 表示的带宽。比较无源铜线互连和光纤时，可以看到光纤的带宽高出约 2～3 个数量级。差距非常明显。
所以现在各家公司想做的是，包括 NVIDIA 在内，都在努力提高铜线的效率。事实上，据我了解，NVIDIA目前也还没有完全建成机架间光互连，也就是说，还没有实现商业化。因此很多公司都在尝试提高铜线的工作频率，从而提升带宽。但问题是，一旦提高带宽，损耗就会大幅增加。从物理上讲，这是因为存在集肤效应和介质损耗，这些是金属材料的物理特性。所以频率升高后，信号损耗会大幅增加。因此，用铜线提高带宽是有上限的。因为损耗会变得太大，当频率超过某个水平，还想继续提高带宽时，就得加入重定时器、DSP 等设备，用来放大信号或纠正信号错误，而且会用到很多这类设备。这类设备越多，功耗就越高，封装也会更加笨重。而且功耗增加后，自然会产生大量热量。产生的热量增多后，扩展到数据中心规模时，就像刚才泰焕说的，周围温度可能会上升近 4 华氏度，这不仅对环境不利，对能源利用也非常不利，因而会成为一个严重问题。
从Pluggable到Optical I/O的光集成阶段 13:48
Junho Park 所以很多公司都在努力推动硅光子技术，或 optical I/O、co-packaged optics 等技术实现商业化。不过，如果观察 co-packaged optics或硅光子技术分别应用在哪个层级，首先从左侧开始，最左边是已成为行业标准、制造和封装都非常容易的pluggable optics。它广泛用于机架间连接。简单来说，可以把它理解成 USB 线缆。只不过是光通信版的 USB 线缆，顾名思义，可以直接插拔，用于机架间互连。接下来的 onboard optics，是尝试把这种 pluggable optics进一步集成到电路板上。co-packaged optics 则是从封装阶段开始，就与 ASIC 芯片一起封装，从而将 ASIC 芯片与光互连之间的距离缩短到毫米级。再往后的 optical I/O，则是在进行光刻时就直接一并完成。也就是一并制造。这样距离会进一步缩短，几乎与 ASIC 芯片贴在一起。因此，通过铜线连接的距离也几乎趋近于零。但越往右，制造复杂度就越高。制造 pluggable optics 时，实际上只是在制作线缆。光通信至今已经得到广泛应用。它本质上就是光通信技术，所以制造起来容易得多。但如果把它集成到电路板上，制造难度就会大幅提高。因为需要与芯片一起制造。
卢正石 现在 NVIDIA 的 Jensen Huang 在 keynote 中展示 NVL72 等系统时，里面不是有专用的光通信芯片吗？那些算是 co-packaged optics 层级吗？上次 keynote 的内容，李晋源 CTO 应该更
李晋源 从今年的 GTC 来看，他们谈了很多 Rubin，比如把其中的 LPU 做成 LPX，纳入自家产品线。Rubin 家族的产品非常多。其中还有一款 CPU 芯片，名字是……
Junho Park 规格已经公布了吗？这么快？
李晋源 是的，有一款叫 Spectrum-X 之类的独立 CPU 芯片。它的样子和这张图非常相似。在 Rubin 的各种产品中，就像我一开始说的，Vera Rubin 的 NVL72 或 NVL144，是在刚才说的 scale-up 范围内尽可能装入更多 GPU，不必转向 scale-out，为了仅靠 scale-up 完成尽可能多的工作，就要考虑如何用铜线连接最多的 GPU。服务器机架的高度是 48U，高度用 U 这个单位表示。一个 48U 的服务器机架中，可以装入 48 台 1U 服务器。再看里面的 GPU，通常每台 1U 服务器装有 4 个，再加上 2 个 CPU，把它们全部连接起来，就能扩展到 72 个或 144 个。
所以机架内部尽可能这样连接，向外连接时，则使用光学技术。
刚才提到的 CPU 相关芯片，也包含在 Rubin 家族中。所以据我了解，今后 NVIDIA也会在这个方向做大量准备，并推出相应产品。
卢正石 这项技术正从像以太网集线器那样简单插接，一路发展到光刻层面。我们可以把这一点作为关键洞察，然后进入下一部分。
从NVIDIA和Marvell的投资看光子学产业版图 17:42
Junho Park 业界正围绕 CPO、optical I/O，尝试把这类光子组件直接在裸片层面、硅层面共同制造，并封装在一起。所以大概是在 3 月，Marvell 是一家主攻网络业务的公司。Marvell 收购了一家叫 Celestial AI 的公司，专做这种 co-packaged optics，以及 optical I/O，收购价大概是 20 亿美元。那次收购三个月后，一家叫 Polariton 的制造其他组件的公司，也立刻被它收购了。
NVIDIA 也是如此。Lumentum 和 Coherent，经常炒股的人可能都知道这两家公司。它们也都是在光通信领域大力发展 co-packaged optics 的公司。NVIDIA 分别向它们投资了 20 亿美元。所以在网络领域，NVIDIA、Marvell 这样的强势企业也在进一步垂直整合这类光子技术，试图提前把制造环节也全部掌握在自己手中。它们正在采取这样的行动。
卢正石 看来这确实是明确的未来方向。
Junho Park 是的。正好我之前听了一期 Jensen Huang 做客的播客。他们现在做这些，是因为两三年后co-packaged optics 等产品的制造会非常活跃，而他们不想被其他公司抢走，所以给我一种在提前 prefetching 的感觉。也就是说，我们先投资，把那条制造产线抢占下来。至于为什么要使用 CPO，为什么要使用 optical I/O，当然是因为铜线越多，带宽就越低，热损耗也会上升。所以大家都在努力大幅减少铜线，而要做到这一点，就需要 co-packaged optics，也就是减少铜线的光子技术。谈论光子技术时，我觉得最重要的是这两个指标。其中，pJ / bit表示传输一个比特需要消耗多少能量，是 energy per bit 的单位。接下来，shoreline density 是指：当有一个封装或硅晶圆时，它的边缘就叫 shoreline。它衡量在边缘能够集成多少可传输 Tb/s 的光互连，所以单位是每毫米。也就是边缘每毫米能提供多少带宽，因此越高越好。而 energy per bit 则越低越好。从左边可以看到，pluggable 的 energy per bit 最高。这是因为它的铜线最长。越往 optical I/O 方向，越趋向于与裸片集成，就能看到 energy per bit 也随之下降。这是因为使用铜线的区段变短了。这样一来，出现信号损耗时，需要重新纠错，或重新提高信号幅度，这些操作就不再需要了。因此 energy per bit 会下降。
CPO核心指标pJ/bit与Shoreline Density 19:18
Junho Park 不过正如刚才所说，如果转向 co-packaged optics、CPO或 optical I/O，也会随之出现各种问题。其实 NVIDIA、Marvell 这样的公司当然也想采用 optical I/O 和 CPO。从企业角度看，它们的带宽表现更好，energy per bit 也低得多。但如果封装在一起，第一，器件就无法拔出更换。因为它们封装在一起。对于 pluggable optics，如果这根线缆发生故障，只要更换线缆即可。但如果这个 CPO 发生故障，总不能把整颗芯片都换掉。正因如此，可维护性也会降低。此外，由于光子器件和 ASIC 芯片放在一起，ASIC 产生的热量也会……也会影响光子技术。而且，如果把它们一起制造，制造难度也会高得多。所以良率会非常不理想。与可插拔光模块相比更是如此。因此，真正该问的问题并不是什么时候全部替换掉，而是该从哪个部分开始转向光子技术。这才是最关键的。
将比特编码到光上的EO Modulation原理 22:14
Junho Park 下面要讲的是硅光子技术的细节，我来给大家介绍一下。硅光子技术本身，就是把电信号转成光信号，让光传输出去，再把这个光信号转换回电信号。比如要从 CPU 或 ASIC 芯片发送某种信息，就会以比特形式发送。那么，所谓的光引擎，也就是收发器，就需要把电信号转换成光信号。也就是把比特编码到光中。然后光沿着光纤一路传播，到达接收端。在接收器，也就是接收端，再把光信号转换回电信号。这样一来，接收端的芯片也就能理解这些信息了。
不过，最重要的是怎样把电信号转换成光信号，这是其中的关键。接着，把电信号转换成光信号，再把光信号转换成电信号，这个过程称为 EO 调制。全称是 electro-optic modulation（电光调制）。简单概括一下它的原理：在共封装光学系统中，激光器始终保持开启。激光器一直开着，同时会有来自芯片的电信号，对吧？还有光，也就是特定波长，把这些电比特作为电压施加到调制器上。当我们施加电压时，调制器材料的折射率就会改变。折射率一改变，来自激光器的光相位也会改变。也就是相位发生变化，并将比特编码到光的相位中。随后沿着光纤一路传播，并被探测器检测到，探测器检测相位等信息，重新读取出比特。因此，大多数调制器并不直接改变光强，而是通过改变硅的折射率来干预相位，从而把比特编码进去。
卢正石 现有的 EO 调制器都可以理解为按这种原理工作吗？
Junho Park 对。其实以前人们曾尝试通过调节光强来编码比特。比如说，可以直接开关激光器，控制是否发出光，也可以在激光器前放置 MEMS 之类的装置，加一层类似遮光片的结构，用它来
卢正石 一开一关。
Junho Park 对，可以这样开关。但试过之后发现，速度上不去。激光器的物理机制也非常复杂，激光器从关闭到开启的过程存在物理极限。限制的就是这个开关速度。再比如，如果放一块类似遮光片的结构，遮光片就要先挡住光，再向上移动让光通过，这种机械运动也有速度限制。所以人们想到，既然调节光强的方式速度不够快，那就让激光器一直开着，改变它的相位，再把比特编码到其中，这样速度就能快得多。因为给材料施加电压时，折射率变化得非常快。比激光器的开关速度快得多。所以我们现在正从 GB 级迈向接近 TB 级，要让带宽达到 TB 量级，速度就必须非常快。而目前几乎只有改变折射率这一种方式能达到这种速度。至少现阶段如此。
Mach-Zehnder结构与基于相位的比特编码 25:58
卢正石 明白了。承载数据的光所通过的介质，仍然可以理解为光纤，对吧？
Junho Park 不过，通过改变相位来编码数据这件事，确实很难在脑中直观想象。简单说一下它的原理：激光器始终保持开启。激光被分成两路。一路什么都不经过，直接传播。另一路则装有调制器，也就是一种通过施加电压来改变折射率的装置。因此，在这里施加电压后，只有上面一路的光会改变相位。下面一路的光相位完全不变，因为它没有受到任何干预。接下来要用到我们高中学过的相长干涉和相消干涉。当施加某个电压时，相位转过 180 度，两束光相遇时就会相互抵消。这样输出光强就是 0。也就是光的强度为 0。接着，假设这里施加电压后，相位变成 360 度，或者不施加电压。那么两束光相遇时就会重新叠加，光强就会变成 1。这样就把电信号转化为折射率变化，通过施加电压引起相位变化，再让相位变化的臂与未变化的臂汇合，它会转化为光强的变化，再用这种变化来编码比特。所以到目前为止，几乎所有调制器都还在采用这种架构。
卢正石 您刚才说的是单个通道，实际上有大量通道同时向同一介质发送信号，是这样的。可以这样理解吧？
Junho Park 这称为复用和解复用，其实光子技术的优势正是来自这里。
卢正石 那我们继续吧？
硅激光器难题与Heterogeneous Integration 27:52
Junho Park 不过，硅光子技术最关键的一点是，就像刚才展示的那样，激光器必须始终开启。所以芯片上的某个位置必须有激光器。但硅最大的问题是，很难用硅制造激光器。硅在物理学上属于所谓的间接带隙材料，并不适合用来产生光。所以，要把激光器做在芯片上，就必须引入其他半导体材料，把它贴合上去。例如，假设有一片硅光子晶圆，那么激光器可以用 InP 材料制造，再贴到硅晶粒上。
这称为 III-V 族集成，这也是硅光子技术难以提高良率、制造难度很高的原因之一。因为所有 CMOS 工艺都已经针对硅做了高度优化。所以如果能用硅制造激光器，那当然非常好，但由于无法用硅高效制造激光器，只能在其他平台上制造激光器，再贴到硅上。但激光器做好后，键合过程非常困难，所以据我了解，SK海力士、三星和 Lumentum等公司都在研究，如何高效地贴合这些激光器，同时获得较高的良率，并已开展了大量研究。
卢正石 那个也是通过光刻工艺制造，再像这样逐层堆叠起来的吗？还是要从别处拿来那个模块，在光刻阶段放上去？
Junho Park 必须放上去。如果能在硅光刻过程中一起堆叠，会相对容易些。但实际上，需要在原子尺度上进行键合。把这个激光器贴到硅上面吗？但要在原子尺度上完成这种键合，难度非常大，所以良率会在这里大幅下降。
卢正石 一般的半导体制造工艺，不都是像这样一层一层地堆叠起来的吗？而不是把外面的东西拿来贴上去。也有这种不同的工艺吗？还是说这种工艺是第一次出现？
Junho Park 有的。业界称之为异质集成，之所以叫异质集成，是因为要把两个完全不同的晶粒贴在一起。所以称为异质集成。可插拔光模块里也会使用激光器。因此在制造可插拔光模块的激光器时，有时也会采用异质键合。最近制造共封装芯片、CPU 芯片等产品时，据我了解，基本都采用异质集成。因为硅本身无法发光。要让它发光非常困难。InP 激光器与硅激光器效率相差近100倍，甚至1,000倍，所以把 InP 激光器贴上去效率反而高得多。
据我所知，我的导师做博后时在异质集成领域做了很多研究，还与 UC Santa Barbara 共同申请了专利，后来卖给了 Intel。据我了解，Intel 至今在制造自研 CPO 芯片时，仍在使用我导师的专利。不过我记得那大概是2006年或2007年的事，所以异质集成技术本身已经有二三十年历史，只是最近才开始受到关注，大致可以这样理解。
卢正石 方案B当然就是在外部做好后再装进去，这样就行了。不过直观来看，在外部做好再装进去，体积自然会变大，也无法与芯片
李晋源 集成在一起。既然您问到这里，我再补充一点。这种垂直堆叠晶粒的方式，即便不是用于硅光子技术，最近也被广泛采用。因为晶粒和芯片越做越大，而我们通常所说的 I/O，也就是信号向外传输时，都只能从芯片边缘出去。但芯片面积按二维扩大，边长却只按一维增长，所以面积越大，边长与面积之比就越小。这样一来，可用于数据传输的空间就越来越有限，所以要向上堆叠。所以在硅上打出 TSV 这样的通孔，让信号上下传输。3D IC 的概念也有些类似……对，我觉得是类似的概念。就像这里这样，把多个晶粒垂直堆叠起来。这种方法即便与光学无关，现在也已经被广泛采用。不过这些技术也才刚刚起步。
卢正石 这个领域真的很神奇。我也读过一些相关书籍，发现他们不断挑战那些像魔法一样、看似不可能的工程，而且还成功实现了。如果不是因为 AI，我可能也不会关心芯片领域到底发生了什么。我想是这样。但因为 AI，我们从底层的发电厂、数据中心，再到芯片，以及内存容量和带宽等，全都得了解。只有了解这一切，才能大致看清这个世界将走向何方。从某种角度看很有趣，但也确实让人头疼。各层之间没有清晰的界限，感觉全都交织在一起。就拿晋源来说，要制造这种芯片，从上层用 PyTorch 计算模型，到底层的电子工程，全都得懂才行。好，那我们继续吧？
叠加波长传输的WDM Multiplexing优势 33:39
Junho Park 关于您刚才问的问题，我说过，光子技术只需一根波导光纤，就能让不同频率的光承载不同信息，并进行复用和解复用。刚才说的就是这个意思，而这恰恰是使用光子技术的最大理由。对于铜线之类的电气布线，如果想传输四路不同的信息，就必须有四条独立的铜线通道。但光子技术即使只有一条线路，也只需改变频率，在每个频率上嵌入不同的信息，就能让不同频率的光沿同一条路径传输。而所谓解复用，就是把这些不同频率的光分别拆分出来，然后在这里进行信号处理。所以电气布线必须增加通道数量，而光即使只有一个通道，也能通过不同波长嵌入不同的信息，从而大幅增加可用通道数量。
所以刚才晋源提到，面积在二维平面上随尺寸平方增长，但边长只能线性增长。如果采用这种复用方式，就能提高所谓的 shoreline density。这种 shoreline density 会得到大幅提升。因为对于芯片边缘的铜线，如果想增加通道数，就得把边缘上原本一次容纳四条的通道增加到十条，甚至增加到十六条。但对于 CPO 或 optical I/O，就没必要这样做。只要有一两个通道，在其中放入多个频率就行了。具体当然取决于 demux 的性能，也就是 demux 能否将间隔很密的频率精细而准确地区分开来。但即便如此，相比铜线，shoreline density仍然能提高很多。
李晋源 关于这一点，我想问个问题。改变频率，归根结底就是改变光的颜色，可以理解为同时发送不同颜色的光，对吧？其实铜线传输也是如此。当我们用数字信号传输 0 和 1 时，也不会只区分为两种信号，如今还会扩展成四种、六种甚至八种不同的电平。也就是在 0 和 1 之间加入多个电平，相当于同时传输多个比特。
但这样做的话，就必然更容易受到刚才提到的信号损耗影响。如果把通过铜线传输的电压区分 0 和 1 的方式进一步细分，只要混入一点噪声，就可能被误判。那么同时发送多种颜色的光时，会不会因为温度之类的因素，导致颜色发生变化？
Junho Park 会的。所以 CPO 中最重要的就是温度控制。封装之所以非常重要，是因为必须研究怎样做好封装，才能让 mux、demux 之类的器件尽量少受温度影响。这些问题也会在封装层面进行大量研究。另外，如果把频率按 0.3 nm 的波长间隔划分得非常密，即使温度只升高 1 度，波长也会发生偏移，这样一来，比特等信息就会混在一起。确实存在这样的问题。
铜线也能实现与 mux、demux 类似的概念，但光子技术最大的优点是，mux 和 demux 这些器件本身是无源的。所以完全不消耗能量。对光进行复用和解复用时，不需要电压之类的能量输入。而铜线如果要嵌入多路信息，接收端就必须处理所有这些信息。但光就不需要这样。
Taehan Kim 所以要设计器件的话，关键就是如何把光子器件设计得更高效、更紧凑。大概就是这个方向。
光子学集成度极限与Inverse Design 38:02
Junho Park 从这些例子来看，目前的光子芯片基本还是厘米级的。制造这样一个器件，几乎要占用以厘米计的面积，所以非常难以集成。而晶体管如今已经采用1.5 nm、1 nm 等工艺，但光子器件仍处于毫米、厘米级，器件尺寸太大，因而难以集成。而难以集成的原因是为什么必须做到 cm 量级呢？仔细想想，光本身的波长就是 μm 量级，要把这种 μm 量级的光约束住，器件本身就不可能是 nm 量级，因此，各种组件都会做成μm 量级。而把这些 μm 量级的组件组合起来，就会达到 mm 乃至 cm 量级。
卢正石 不过，也有您刚才提到的优势吧。不是能承载多得多的信息吗？
Junho Park 至于为什么要提高集成度，是因为集成度越高，带宽自然就越高。光子学其实也一样。集成度越高，组件就越多，带宽自然也越高。因为通道数增加了。正如刚才所说，这里有一些组件的例子。
复用器、解复用器等组件非常重要。
还有一个重要组件，叫作功率分配器。它分的不是频率，而是光强，概念其实很相似。一个负责分离频率，一个负责分配光强，这两种都是重要的组件。
Taehan Kim 所以在我看来，从这里开始就非常关键了。其实我也不是这个专业出身，对光子学了解也不多。去年 10 月的一天凌晨，我和 Junho 聊天时，当时，生物领域也出现了非常相似的趋势。生物领域也开始讨论类似摩尔定律的话题，对每条序列进行测序时，成本不断下降，数据也大量积累，两年前，David Baker、Hassabis 和 Jumper 等人获得诺贝尔化学奖后，这个领域受到了广泛关注。看到这个设计时，我脑中冒出一个想法：它看起来像鱼骨。这个设计非常反直觉。所以我当时首先想到，既然它本来就反直觉，如果已经超出了人类直觉所能理解的范畴，而我们又得把它做小，能不能结合深度学习呢？想法就这么简单。
Junho Park 补充一下背景。刚才……我刚才说过，组件的尺寸非常大，对吧？所以……传统的……看看传统组件的尺寸，单个复用器或解复用器就是 mm 量级，功率分配器虽然以 μm 为单位标注，但也有 2,000 μm 那么大。所以其实也是 mm 量级。不过有一种叫作逆向设计的优化算法，使用逆向设计，就能将复用器、功率分配器等器件的尺寸如图所示，缩小到μm 量级，约 2 μm、5 μm。也就是能缩小到这种程度。基本能缩小 50 倍、100 倍，甚至 1,000 倍。也就是可以缩小这么多。
但问题是什么呢？正如 Taehan 刚才所说，缺点是生成的设计非常反直觉。因为它是通过优化算法计算出来的，相当于完全交给物理定律。我们只是问优化算法，怎样才能最高效地分离频率，因此，结果不会是人类构想的那种直观设计。
卢正石 是不是得稍微解释一下什么是逆向设计，大家才容易理解后面的内容？
基于Gradient Descent的光学结构优化 41:42
Junho Park 先说说传统的器件设计方式。人会先构思一种比较直观的几何结构，再通过仿真查看器件性能，然后根据结果进一步微调，以此提升性能。也就是说，这是一个基于人类直觉的仿真循环。而逆向设计是先确定我们想要的器件规格，再交给算法。我们想制造具备某种功能的器件，比如希望它按这样的方式分离频率，把这些要求输入算法后，算法就会生成几何结构。
李晋源 比如，这是否类似于过去用深度学习解决猫狗分类问题？先看结果，再反向寻找哪些特征能够更好地区分它们，可以这样理解吗？
Junho Park 其实可以把它看作单纯的梯度下降。我们总会有一个想实现的目标，对吧？希望器件具备某种功能，这是可以量化的。在光子学中，会针对相应指标设定目标函数，然后对这个目标函数执行梯度下降，所以其实把它看作梯度下降就行。
卢正石 那么，这个物理形状实际上就是优化对象，同时相当于模型，再将性能设为目标函数。虽然我们不知道为何会形成这种形状，但优化后就得到了这样的结果。也就是说，用这种逆向方法，把它作为优化问题求出了一个解。结果，原本只能在 mm 量级解决的问题，到了 μm 量级突然也能解决了，这张图展示的就是这个意思，对吧？在那个分离颜色的物理器件后面看起来像打了许多密密麻麻的孔，那就是实际的形状吗？
Junho Park 对，那些确实是孔。就像硅基板上的气孔。类似空气孔。
卢正石 这样设计后，不同颜色的光就被分离了。这张图展示的是微米尺度下的结构。只是我们省略了很多背景，这个设计并非出自人手，而是交给机器后，就能以小得多的尺寸实现。
Taehan Kim 如果那个位置填充了硅，就是 1，没有就是 0，可以看作一种非常简单的结构。
Junho Park 最终会产生非常反直觉的设计。关键在于，它会产生难以制造的设计。这正是关键所在。
Inverse Design的局限与Protein Design Feedback Loop 44:26
Taehan Kim 所以我们虽然得到了小型器件，却也付出了不少代价。首先，必须加入设计约束，可制造性方面也如刚才所说，这里有许多密密麻麻的孔，这些孔在实际制造时，并不能保证完全按原样呈现。而且还存在优化成本，即使完成了仿真，只要最终结果有误，就必须从头再来。而且，即便我们从某个起点出发，得到了某个最终设计，也无法保证这个最终设计就是最优设计。
所以这里似乎存在各种问题。当时我正在 AI 药物发现领域，从事蛋白质和新药开发方面的研究与工作。当时听到这个问题时，我觉得这两个问题非常相似。2024 年获得诺贝尔奖的科学家们是怎么做的呢？请看下一页，他们面对的是一个非常相似的问题。
其实蛋白质的结构也非常复杂。其中有各种原子，比如碳、氢、氧等，尺度小至分子乃至埃。那么，如此复杂的东西，过去是怎么设计的呢？方法也非常类似。科学家先观察已有的蛋白质，用显微镜等设备进行查看，再运用热力学知识，反复进行仿真，一点点修改，再重新观察。也就是不断重复这种高度重复性的流程。
在蛋白质设计领域，这些科学家采用的方法是先构建骨架。也就是构建蛋白质的基本化学骨架，然后从中选取特定部分，例如，抗体与抗原或某种病毒结合时，只挑出抗体与之接触的关键部位，仅对那里进行修改。也就是进行精细优化。同样，在光子学领域也可以先构建骨架，然后只对骨架中的关键部分通过仿真进行精细优化，这样是否可行？那么在得到输出后，
其中既有好的设计，也有不好的设计，这些信息也可以重新放入反馈回路，不再浪费刚才所说的优化结果，而是把那些原本浪费的结果用于反馈回路，再次放回循环中。我们由此产生了这个想法。在蛋白质设计领域，我们先确定想要的蛋白质结构，或具有目标功能的蛋白质，然后为此设计骨架，而这个骨架本身也可以生成。如果需要，甚至可以完全从头创建。接着往骨架中填入内容，设计出序列，最后再由蛋白质提供反馈，判断设计是否成功。我认为光子学也是一样的。
我们先有刚才所说的目标函数，然后预先构建骨架并进行筛选，获得符合要求的候选设计。接着进入制造阶段，完成湿实验等流程，再从中获取信息，从而建立起这套流程。所以当时我在说服 Junho Park 的教授时，是因为我们想使用洁净实验室。这个模型的仿真运行得很好，但要实际验证时，我是这样说服他的：我把蛋白质结构渲染出来给他看。
里面大概有几十万个分子。其中密密麻麻地分布着许多原子，于是我对他说：“蛋白质都能用深度学习实现，这种二维基板或设计虽然看起来也很复杂，但似乎比蛋白质简单。所以我不认为它做不到。连蛋白质尺度都能实现，这个没理由做不到。”我一边这样说服他，一边给他看了那张图，他马上就说可以使用实验室，所以我们最终得以推进到实际的湿实验阶段。
卢正石 在翻到下一页之前，我想简单问一下，我们之前一直在介绍光子学的背景，现在转到两位重点研究的方向，但问题本身还没有明确界定，就一路讲到了这里，听众可能会出现一些理解上的断层。所以我想问，你们想解决的问题，归根结底是针对目前光子学的问题，正如刚才一路介绍的那样，如何把这些毫米尺度的结构，缩小到足以集成到芯片中的尺度。比如，你们把问题进一步聚焦到MUX 和 DEMUX，并通过逆向设计做出了某种器件。那么这部分可以看作两位研究的核心吗？
光子学集成度停滞与研究问题定义 48:52
Junho Park 我觉得这一页很重要。GPU、CPU 等高性能计算芯片的集成度每 1～2 年就提高 3 倍，很好地遵循着摩尔定律，但光子学并非如此。之所以如此，我认为是因为它始终无法突破物理集成的极限。我们的想法是，正如刚才展示的，这种电路单元本身就是厘米、毫米级的，要解决集成密度问题，逆向设计这种优化技术是必不可少的。
因此，为了提高集成密度，我们开始研究逆向设计，结果发现逆向设计也有刚才展示的那些问题。比如可制造性、良率、优化成本等，也可能得不到最优设计。所以我们决定着手解决这些问题。
李晋源 您刚才提到要提高集成密度，那么提高之后，在前面提到的那些方面中，哪些会改善、哪些会缩小，或者以前做不到的事现在能做到了？
Junho Park 刚才我们说过，shoreline density 非常重要。铜线也是一样，如果能在相同的晶圆面积上集成更多器件，光子系统当然可以通过复用和解复用，即使 shoreline density 没那么高，也能提供远高于铜线的带宽，但数量越多，对光子系统越有利，这也是事实。光子系统的信道越多，所需的频率间隔就不用那么密，如果信道数量进一步增加，从光子学的角度看也必然更有利。
比如，假设 DEMUX采用目前的传统方式，必须做到毫米级，假设其 shoreline density，也就是每毫米只能有 4 个 DEMUX 信道，那么在这种情况下，如果通过逆向设计把它缩小到两三微米级，原本只有 4 条的通道数就能增加到约 200 条，从而提高 shoreline density。
李晋源 那最终在同一颗芯片，或者说同类空间内，就能获得更高的带宽；即使带宽相同，也能以更高的质量和更低的损耗传输信号，对吧？
Junho Park 对，理论上是这样。
卢正石 不过在光学领域，电子工程中可以在芯片内进行设计，加入逻辑等，进行我们很容易想象的工程设计，但光学中必须用物理结构来实现，而如何找到实现它的结构，正是两位的研究课题。研究成果就是能在相同的 shoreline 上实现高得多的带宽，创造出这种布满孔洞、肉眼看来难以理解的结构，我理解这就是两位所做的研究。
那么 Taehan Kim，回到刚才的蛋白质话题……稍微再说一点吧。
现有Inverse Design流程的低效 52:13
Taehan Kim 所以我刚才所说的问题是，现有一套传统的逆向设计流程，我们想设计刚才那种布满孔洞的超小型器件，却要从某种随机噪声或中点出发，基于仿真进行设计。我目前看到的流程，是先基于仿真生成比如 10 个候选设计，再实际制造并测试。假设其中 8 个性能不好，只有 2 个性能好，就彻底丢掉那 8 个，不做后续分析，只保留那 2 个。换句话说，得到好的设计和不好的设计后，并不会重新利用这些设计的信息。也就是说，之前把所有仿真都跑完后，如果最终设计不好，那些计算就全都浪费了。因为我们只保留好的设计。
但在我看来，如果一直这样，这个领域需要很久才能发展起来。必须形成反馈回路。而且在我看来，计算机领域不是有句话吗？只要扩大规模，问题最终总会解决。而光子学的优势在于结果可验证。我们有仿真，可以用它验证这个器件能否正常工作。那为什么不把它纳入反馈回路呢？我就产生了这样的想法。又受到刚才提到的蛋白质领域的启发，如果把两者结合起来，就不该浪费好坏设计的信息，也不该因为设计不好就将其丢弃，而是给好坏设计打上标签，把它们放进反馈回路，再将这些信息输入模型，或许会发生一些有趣的事，我当时大概是这么想的。
所以大家看到，上面是传统流程，也就是刚才说的，10 个设计中有 8 个不好，就直接丢弃的现有流程；而我们开发的流程，是只筛选好的设计，让模型学习其分布，就像从蛋白质中提取骨架一样，提取光子器件的骨架。这样起点就不是奇怪的随机噪声或中点，而是从优秀设计中学到的骨架模板。如果把它比作烤饼干，就是先做好模具，再在这个模具中运行仿真，效果会不会更好？是不是就能更快地得到制造友好性更好的设计？这大概就是我们的假设。所以大家现在看到的就是下面这套流程。
学习优质设计分布的cVAE骨架生成 54:03
Junho Park 不过这里我想再补充一点，以 Taehan Kim 研究的蛋白质为例，要验证的话，其实得在湿实验室里真正合成蛋白质，然后进行测试。但在光子学领域，仿真工具非常准确。只要 Maxwell 方程求解器的仿真条件设置得当，结果就与实际制造出的器件性能几乎一致。前提是制造过程没有问题。正因如此，我们认为它能起到这种验证器的作用。我们是这样想的。即使不实际进行制造也可以。
卢正石 或者只从中抽取几个样本测试，就足以验证。中间的这个环节，在我们行业里被称为强化学习环境，也就是产生奖励信号的强化学习环境。作为这种环境的模拟器，它的有效率很高，而且几乎完全准确。也就是说，现有大语言模型采用的良性循环，它也能轻松运转起来。我是这样理解的。
Taehan Kim 所以真正吸引我的地方是，在生物领域，即使完成了蛋白质设计，条件允许的话，还得进行临床试验。而要真正开发成新药，整个流程会耗时很久。但在这里，设计、实际仿真与实际制造之间的差距非常小。所以迭代快得多，数据收集也更快。但我一直很疑惑，为什么至今还不采用这种数据、大数据驱动的方法。大家看，我们使用的是条件变分自编码器模型，简单来说，就是学习数据分布。我们输入大量优质的光子学数据后，模型就会学习这些数据的分布。大家看，左侧的那个设计对应我们给出的各种光子学参数。比如波长，或者输入的其他各种设计参数。假设有波长 1、波长 2 等参数，输入这些条件后，如果我们拥有符合这些条件的设计数据，就让模型学习这些数据及其分布。所以画面中的绿色峰和红色峰代表的就是这些分布。也就是把光子学数据压缩到那个紧凑的分布中进行学习。
而模型一旦训练完成，我们就能从这个分布中随机生成新的设计。以前要生成这种设计，每生成一个，都得让仿真程序连续运行好几个小时。但现在，我们在理论上能用 1 秒生成一万个设计。这已经成为可能。有了这样的框架，以前需要几周的工作，现在只要运行模型，1 秒内就能生成一万个设计，立刻得到结果。至少能得到基础框架。所以耗时大幅缩短了，而且好处不只是速度。因为我们只输入了优质设计，生成的设计也非常便于制造。因为我们从一开始就主要使用这类数据进行训练，所以才会这样。因此我们认为，不仅是速度，制造环节的瓶颈也能在一定程度上得到缓解。
Manufacturability改进与指标化 57:55
Taehan Kim 大家看，这是由我们的模型生成的基础框架。以这个 cVAE seed 作为起点时，能够更快收敛到最终设计。因为我们只输入了优质设计，已经提供了一个基础框架作为起点。这就是我们展示的更快收敛。再看刚才提到的可制造性，图 A 中有上下两个设计。当然，我们还需要进行更多测试，但在我们看来，上方的设计明显更便于制造。因为下方的设计中，孤岛结构和带孔区域分布得非常零散，在制造过程中似乎非常容易出错。而用我们的模型生成的设计，已经把这些因素全部考虑进去了，所以生成的都是像上方那样非常规整漂亮的设计。
李晋源 对这些与制造相关的因素，应该也有某种可验证、可量化评分的方法吧？即使无法完全验证刚才说的内容，应该也能大幅提高成功的可能性。
Junho Park 其实我们这里确实写了“可制造性指数”。在我们的研究中，我们想看看这个器件的性能，也就是品质因数与可制造性之间的相关关系。所以我们用自己训练的 cVAE 生成设计，再用 cVAE 生成器件并进行仿真。品质因数当然要高，可制造性也应该高。我们想看看实际结果如何。结果与从其他随机噪声或其他初始条件出发生成的器件相比，可制造性和品质因数都更高。不过，这个可制造性指数是由我们自行定义的。具体来说，我们将其定义为 √A/P。就是这样定义的。
A 表示硅材料的面积，P 则表示这些硅岛和硅块的周长之和。因为公式是 √A/P，碎片越多，P 就越大。因为硅岛越多，总周长也会增加。这样一来，可制造性就会下降。我们据此建立了这种相关关系，并自行设定了一个名为 √A/P 的可制造性指数。这就是我们自行设定的指标。
光子学Fabrication工艺与良率瓶颈 1:00:04
卢正石 湿实验室中的制造过程，为了便于理解，能否请您解释一下，会形成微米级的某种物体，对吧？在我看来，那个物体像是一种晶体，它是怎么制造出来的？
Junho Park 其实与其说是层层堆叠，更准确地说，应该是蚀刻。硅光子器件就是如此。比如，先有一块硅晶圆，晶圆上有一层二氧化硅氧化层。要在这层氧化层上制作硅结构，也就是器件结构。先在氧化层上沉积一层硅。然后会用到一种叫 EBL 的技术。它会把硅掩模的图案照射到上面，在沉积好的硅层上绘制器件掩模。绘制好器件掩模后，只保留掩模覆盖的部分，其余全部蚀刻掉，可以这样理解。因为采用的是自上而下的方法。
卢正石 不过这也是三维结构体，而且看起来是分层的，所以也会像光刻工艺那样开出这些孔，再一层一层堆叠起来吗？
Junho Park 一次性全部从上面一次蚀刻成形。
卢正石 一次完成？
Junho Park 对，这叫蚀刻。首先沉积一层硅，然后再在上面沉积一层光刻胶，用 EBL 对光刻胶进行图案化。这样下面是 SiO₂，上面是 Si，图案化的部分会被去除。大概就是这样。光刻胶，也就是 PR，会这样保留下来，这些部分就会成为我们想要的硅器件掩模。接着进行蚀刻。这样，裸露的硅就会向下被蚀刻掉。
卢正石 那个图案并不是通过一道二维工艺形成的，而是通过三维工艺不断堆叠，还是只在一个平面上就完成，我是因为好奇这一点才提问的。也就是说，会不会反复进行刚才的工艺，其实半导体也是一层层堆叠起来的嘛，电路也是如此。所以……
Junho Park 这种器件是一次完成的，并不是完成这一步后再沉积另一层，而是一次就完成的工艺，所以比想象中简单。
卢正石 不过这并不是从数字电路那种工程视角出发，而是真的在上面直接画出一件实体作品的过程啊。
Taehan Kim Junwoo 给我解释时，举了一个很容易理解的例子，有点像椪糖，就是《鱿鱼游戏》里的椪糖，那样的东西，不是要这样把图案抠出来嘛。不过如果是星形，用针或牙签就很难抠出来，如果是方形，就容易切得多。可以把它理解成这样的过程。如果有很多星形之类的形状，就很容易出错，所以希望一蚀刻，就能啪地把设计图案完整取下来。
李晋源 不过制作这种图案时，没法不断做出完全相同的图案，每次都会有些差异吧。
Junho Park 其实这正是最大的瓶颈。在硅光子领域尤其如此。我们在密歇根大学实验室使用的设备本身，规格上标称可以做到 20 nm，但实际画一个 20 nm 的孔，并不会形成直径恰好 20 nm 的圆孔。有时会是 25 nm，也可能因电压不同变成 15 nm。因此，即便将这项设计实际投入制造，制成品也不会与原设计 100% 相同。所以在实际制造这些器件时，形状会略有变化。而像刚才看到的，那些孔起着产生相消干涉等作用，对吧？因此，如果那些孔的尺寸或形状发生 30 nm、50 nm 量级的变化，器件性能必然会下降。其实这就是最大的问题。
卢正石 找到正确的设计，和控制制造工艺的良率，可能要视为两个不同的问题。
Junho Park 稍后我还会介绍我们的研究项目，它正是针对这个问题的，也就是良率。所以就像刚才所说，想做出这样的结构，实际却会出现偏差，器件性能就会下降。可如果实际制造后器件性能不理想，面对这种形状的器件，其实连该从哪里着手都不知道。不知道该看哪里，也不知道哪里是关键，因为完全没有这方面的直觉，所以制造失败后，只能重新做一遍。这会浪费大量资源。而我们想解决的就是这个问题。
Taehan Kim 在继续之前，光子学之所以重要，是因为通信，而我们希望把光子器件做得更小，在缩小过程中采用了逆向设计。采用逆向设计后，结果会不太直观，而这样一来，除了设计本身不直观，工艺周期也会非常漫长。所以为了解决这个周期，就像刚才提到的，借鉴蛋白质领域的反馈回路，采用循环式方法进行设计。最后，刚才总结的一点是：设计和制造是两回事。
因为即使设计完成了，设计得再漂亮，制造环节也可能出现问题。所以制造环节本身也有问题需要解决。当时，就在我开始做这个的几个月前，我正在癌症研究中心从事细胞相关研究。我也从细胞研究中获得了类似的启发。用细胞做同类研究时，必须找出其中的重要区域。也就是要弄清楚该靶向什么、靶向哪里。我当时偶然了解到的一种方法，就是下一张幻灯片中的积分梯度法（Integrated Gradients）。面对这样一个复杂的设计，其中哪些位置最重要？
用Integrated Gradients定位关键工艺区域 1:06:04
Taehan Kim 大家看，这些红点表示在制造时，这些区域必须由人工尽最大努力，尽可能精细地制造。因为我们不可能在所有设计中，都把每个部分做得尽善尽美。但如果知道某些区域必须精细制造，才能维持性能，就能为制造环节提供很多启示。举个数学上的例子，怎样才能得到这些信息呢？如果我们破坏这个区域，或对其施加扰动，就可以在实际仿真中，观察所得指标发生了多大变化。我们可以持续跟踪，再把结果汇总起来，最终就会得到这样聚集的红点。
那么这些点对最终的 FOM，或这个指标有着重大影响。所以制造阶段必须特别关注这些部分，这就是我们得到的启示。所以，把这两套流程结合起来，既能借助循环式设计快速获得结果，也能可靠地获得形态美观的设计。当然，这是一方面。对于已有的设计，以及新完成、尚未交付制造的设计，如果也能指出其中哪些区域，需要特别留意，并同时提供这两方面的信息，制造流程就能更快，也更可靠。正是基于这一想法，我们同时研究了这两个方向。
卢正石 不过在我看来，这两者本来就应该始终相伴。从深度学习的角度看，就是如何训练，以及如何评估。这两者就像总是相伴出现的一对问题。那我们再往下聊一点，再以最后一个问题和问答环节收尾吧？
Hotspot验证与QC提效潜力 1:07:50
Junho Park 这其实是我们在密歇根大学晶圆厂制造的……解复用器。用 IG 提取后，我们把重要像素叠加到实际制造出的电子显微镜图像上，就出现了这样的热点。这些热点发挥着非常重要的作用，对频率分离尤其关键。我们还做了一件事，就是通过实际实验验证这一点。我们对这些热点施加扰动，也对不重要的位置施加扰动，做成对照样本。结果发现，当这些重要区域受到扰动时，器件性能会明显下降。这就是核心结论。
这样能大幅提高制造过程的效率。目前，ASML 这类公司在检测晶圆时，会扫描整片晶圆。每个器件是否存在缺陷，都要逐一检查。如果有关于这些关键像素，重要性的经验判断，就可以只针对重要部分，进行检测，而无须扫描整片晶圆。这样也能在一定程度上保证，这个器件具有良好的性能。因此，在这种 QC 阶段，可以大幅提升效率。
Taehan Kim 我们提出的方向是：光子学很重要，这一点大家都认同。但要在下一阶段快速扩大规模，并实现高质量制造，就需要建立数据驱动的反馈回路，就像蛋白质领域所做的那样。为了让其他人接受这一观点，我们开展了刚才提到的两项研究。如果这个反馈回路能正常运作，光子制造工艺实现商业化，所需的时间或许会大幅缩短。这就是我们的研究方向。
卢正石 同一领域里有竞争研究吗？据我所知，从事硅光子学研究的人数，好像并不多。目前产业界的关注仍集中在电子芯片设计，以及类似领域。虽然我认为这个领域会是下一个重点方向，但现在涉足的公司还不多，从事研究的教授和实验室也很少。我知道两位也是历经不易，从加州大学伯克利分校毕业后，分别去了密歇根大学和 MIT。虽然问当前的竞争格局有点偏商业，但可以请教一下吗？
稀缺的光子学人才与AI·ML研究专利化 1:10:31
Junho Park 从学术界的角度来说，正如刚才提到的，各家公司对硅光子学人才的需求正在大幅增长。但专门研究硅光子学的实验室，在韩国几乎十根手指就能数完。据我所知，即使在美国，最多也只有大约 30 个。在这些专业研究机构中，能把制造也一并完成的，几乎没有。而且在硅光子学领域，运用这类 AI·ML 方法，专门构建设计框架的实验室据我所知，几乎没有。感觉这类研究也几乎都是由我们率先开展的。
卢正石 不过听完刚才这些介绍，这毕竟又不是 ASML 的 2 纳米工艺那样的技术，看起来商业化可能会推进得很快。关于这项技术的商业化构想，你们应该也在和教授讨论，有考虑过这方面吗？
Junho Park 其实，像我们这样结合光子学与 AI·ML 的研究几乎没人做，所以研究光子学的人不太懂 AI·ML，而研究 AI·ML 的人又不了解光子学本身。因此，我们开展的几乎所有前沿研究都属于可以申请专利的技术。每写一篇论文，每提出一种新框架或新方法，我们都会和密歇根大学一起提交专利申请。
卢正石 也就是说，两位正在开展的研究，其实我们在 ICML 期间，因为我最近对生物领域很感兴趣，所以和研究 AI for Science 的人聊了很多。我在上一期节目里也开玩笑说过，生物领域从业者很多，AI 也有很多用武之地，这些我当然知道。但这个领域也有僵化、被框死的部分，这和刚才 Taehan 指出的问题很相似。他们认为生物问题一直都是这样做、这样解决的，所以往往只在自己熟悉的领域内继续积累。
而另一边，就像 Junho 和 Taehan 所做的那样，身处传统领域的人会把尝试新方法的人称为 scalist，并对他们颇为贬低。说他们是规模主义者，是危险分子。但另一边的人会把从 LLM 学到的东西，以及强化学习一路突破时形成的某种直觉带过来，采取截然不同的做法。
领域知识与AI结合带来的Low-hanging Fruit 1:13:18
卢正石 所以 Taehan 和 Junho 现在说的，也属于所谓的“规模主义”。但我不觉得刚才说的 cVAE会是规模极其庞大的模型。完全正确。小模型也能做到，而且因为同时了解领域知识和 AI，所以能把两方面的直觉结合起来，看到传统领域研究者根本看不到的部分。在我们看来，这些就是唾手可得的突破口。
Junho Park 对，没错。
Taehan Kim 最初做这项研究时，我就问 Junho：从 ML 的角度看，这些模型一点都不复杂，用的都是非常简单的建模方法。我们并没有大张旗鼓地动用几万台甚至几百台 GPU，只用几台就足以完成训练，大概 30 分钟到 1 小时就能训练好。所以回头想想，为什么以前没有出现这种研究，正如您所说，Junho 的教授也是个罕见案例。因为他在业界工作了几十年，当我向他介绍他完全不了解的 ML 时，他接受和学习的速度甚至比我的同龄人快得多。所以我觉得，我们可能也有些运气。
卢正石 是啊。我们现在请到 Junho、李晋源和 Taehan，正在讨论这些话题。从某种角度看，过去有句格言：物理学上的成果要经过 20 年才会在现实中实现商业化。10～15 年前还是如此。但现在，这 20 年的差距似乎已经缩短到了 4～5 年。某个实验室一旦有新的研发成果或新的发现，距离商业化的时间似乎正在大幅缩短。AI 模型的加入似乎成了缩短这一周期的驱动力，两位应该也会从中受益良多。还有一点：运行模拟器时，刚才说的 Maxwell 方程求解器几乎能达到近乎完美的精度，那从规模主义者的角度看，问题其实已经解决了。没错。既然只是时间问题，就可以尽快跑通商业化闭环，感觉你们以后可能还会创办公司。所以当时 Junho 向我介绍这项研究时，我就觉得，这个带宽问题就像如今大家都在关注功耗一样，必然会成为下一个焦点，而且对带宽的需求似乎没有上限。这不仅是该领域不可或缺的研究，也会成为必不可少的产业基础。
Junho Park 谢谢。我原本并没有太往这个方向想，做的也是传统光子学。只是偶然间打电话聊天时，谈到了 inverse design，我又把那个像瑞士奶酪一样的奇怪设计拿给 Taehan 看，我们马上就有了灵感，又发现它和蛋白质结合得很好，其实真是个不可思议的组合。毕竟是把蛋白质和光子学结合起来。但机缘巧合之下效果很好，于是我们就一路研究到了现在。最终效果远超我们的预期，连我们自己也很惊讶。
卢正石 两位现在要么才刚开始博士阶段，要么正准备开始，Taehan 刚才也说，自己接触这个领域还不到一年，对吧？所以在这么短的时间里，你们对这个领域的理解也积累得非常快。两位谈到 AI·ML 方法论时似乎也持相同看法，我一直觉得，只是术语有些不同而已。
在这么短的时间内，认识到这个领域的问题，首先判断“这是个非常重大的问题”，“那么就必须学习相关知识”，再到采取行动，我很好奇你们是如何缩短这一过程的。
深入陌生领域的问题定义与协作力量 1:17:19
Taehan Kim 其实我一直只做人工智能研究，现在做的是生物领域。不过，将人工智能应用于科学的流程即使领域不同，当然都需要领域知识，但我认为本质上是相通的。所以这个问题并不只存在于这里。比如，我以前曾出于兴趣做过农药开发。我尝试过建立新型农药模型，有过这样的经历。那套流程其实也很相似，这些想法也都是从那里获得的。如果深入研究过某个领域，那套流程似乎也能应用到其他领域。
第二，其实我对光子学领域的了解也还不够，所以仍在不断学习。将来去了 MIT，我应该也会继续开展其他研究。因为我的主要研究领域是生物。我意识到，必须与专家合作。只要涉及光子学，我都会去问 Junho。所以与其认为所有事情都要靠自己完成，不如在合作中彼此分享洞见，快速交流，这样效率可能会高得多。我认为主要就是这两点。
Junho Park 从光子学的角度来说，我很喜欢到处听取和吸收各种信息。本科做研究实习时，我就进过 UC Berkeley 的洁净室，做过很多器件制造；在密歇根的第一学期，我也进洁净室做过器件制造。在和那些同学交流的过程中，我发现光子学，尤其是硅光子学领域，制造工艺实在太重要了。所以只要和业内人士交流，我认为一定会发现一些问题。毕竟没有哪个领域是完美的。而在这些问题中，制造工艺问题总是反复出现，而且说的都是同一件事。因此，
我在研究逆向设计时，听大家都说制造工艺很不理想，良率也很低，于是我开始思考有没有办法提高良率。思考时，我给 Taehan 打了电话，他说蛋白质领域也有类似的问题，也有这类不符合直觉的难题，问能不能把两者很好地结合起来。这项研究其实就是这样开始的。首先，要和业内人士交流，对我来说，当然就是实验室的同事。尽可能多地与他们交流，对于找出这个行业最重要的问题，也就是进行问题识别，似乎最有帮助。此外，思考如何把其他领域的框架应用到这里，并建立相应的联系和直觉，我认为也非常重要。
卢正石 听两位这么一说，与其只深入钻研一个专业，似乎更需要广泛了解多个领域。而且在这些广泛的领域中，也不能只深入研究一个，还要对三四个，甚至四五个领域都有一定深度的钻研。当这些知识与 AI、ML，也就是机器学习的方法论很好地结合时，往往就会进入问题迅速迎刃而解的阶段。最近我自己也经常观察到这种现象。那么晋源，最后还有什么问题或想说的吗？
光子学产业应用前景与AI方法扩展 1:20:30
李晋源 其实这是我目前所从事领域中非常热门的话题，未来就像一开始提到的，现在已经形成了一套惯例：短距离使用铜互连，超过几米的距离则使用光互连。目前基本遵循这样的规则，但光互连正在不断向更短距离推进。所以我原本以为会听到很多这方面的内容，没想到听到后半段，却出现了我以前埋头学习深度学习时接触过的cVAE 之类的模型，这些我过去也经常见到。还有 Integrated Gradients，也是我们为提高可解释性经常采用的方法之一。正如 Taehan 所说，这些方法已经实际应用于生物领域，再由此应用到硅光子学的过程非常有意思。我也觉得你们这个选题抓得非常好。这让我再次感受到，AI 无论在哪个领域都能很好地应用，是一种非常出色的工具。当年我们为提高可解释性，也做过很多工作。所以我想，如果把这些方法进一步与其他方法结合，应该还能产生许多更有趣的成果。我听得非常开心，内容很精彩。
基于Agent的光路设计与未来研究方向 1:21:52
Junho Park 到目前为止，我们一直把 Integrated Gradients和 cVAE 等模型作为工具，但最近我和 Taehan 又在考虑一项研究，就是利用智能体来研究所谓的光子集成电路。我们还在考虑让智能体直接设计电路本身。因为最近智能体非常热门，我们想，与其按照人的直觉进行设计，不如直接交给智能体，让它来设计这种光子电路。我们可以把自己开发的 Integrated Gradients和 cVAE 等框架作为工具交给智能体，然后对它说：“使用这些工具，你自己试着设计一个光子电路吧。”这样的研究应该也很有趣，所以最近也在关注智能体方向。
卢正石 如果把刚才的话拓展到更广义的层面，如今，世上的所有问题似乎都在转向通过投入算力，寻找我们尚未涉足的“未知的未知”领域，不是去发明什么，而是单纯投入算力进行搜索，这似乎正成为解决一切问题的基本方法论。所以掌握了这套框架的人，似乎都能迅速拿出成果，而且，就像两位选择光子学这类问题一样，并不是从头开始全都交给模型，而是自己要对某个领域的大方向、洞见和目标做好设定，搜索才能成功。这种目标，我们有时称为 intention，也可以这样叫，有时也称为 willpower，还可以用 taste 来表达，由人来决定应该往哪里走，把握方向，具体工作则由 AI 完成，再把两者结合起来，就像 S1、o1 那样，这或许正成为新的研究以及产品开发和服务的方法论，我是这么认为的。
两位刚才分享的内容，也与我们原有的框架完全吻合，是很好的例子，让我受益匪浅。
Taehan Kim 我觉得您说得很有道理。因为我也在做人工智能研究，我一直在思考的是，人工智能不仅很擅长编程，数学也变得比我强得多，那我的角色是什么？我曾想过，五年后我还有事可做吗？所以就更觉得，刚才提到的领域选择和问题定义等工作，人类目前仍很擅长，如果能把 AI 作为工具来使用，似乎还能开拓更广阔的空间，为了成为那样的人，我也一直在努力。
收尾与社区分享邀请 1:24:33
卢正石 那么，今天我们聊了很长时间。希望两位今后继续分享最新进展，两位都是韩国人，也希望能通过我们的社区，把这些前沿知识更多地分享给韩国。那么，谢谢两位。今天就到这里。
Taehan Kim 谢谢。
李晋源 谢谢。